Je m'occupais de coordonner le développement de
DIET, un
Quelques publications sur DIET...
Cette thèse se fait en collaboration étroite avec STMicroelectronics Genève
ainsi qu'en partenariat avec le LIP, de l'ENS Lyon.
Le but est de paralléliser un environnement de simulation hardware :
SystemC, pour gagner du temps sur des
simulations d'assez haut niveau (Functional and Transactional levels)
De nombreuses tentatives ont été faites pour paralléliser des langages de
description hardware, notamment en utilisant les concepts des PDES
(Parallel Discrete Event Systems), mais leurs succès restent très
relatifs. En effet, si les descriptions hardware présentent par nature
un haut degré de parallélisme, en pratique, le ratio communications/calculs
est très supérieur à 1, et la simulation sur plusieurs machines n'apporte
aucun gain de temps.
SystemC couvre une grande partie de la chaîne de conception d'une puce,
contrairement à ces langages qui restaient à un niveau de description très
proche du système final (RTL - Register Transfer Level) On peut ainsi
isoler des niveaux de conception, en amont du RTL, où le ratio
communications/calculs peut convenir à une simulation en parallèle.
J'ai une publication sur Parallel SystemC. À cause de petits problèmes de compatibilités avec la license OSCI, je ne peux pas encore le distribuer librement, mais je peux en donner une version stable à tous ceux qui me le demanderont par e-mail (Philippe<dot>Combes<ad>cui<dot>unige<dot>ch).
I have a publication about Parallel SystemC. Because of some slight licensing problems, I still cannot distribute the source code freely, but I could give a private copy by e-mail: Philippe<dot>Combes<ad>cui<dot>unige<dot>ch